数据再寄存器中的暂时保存

1、如图是带有使能端和复位端的时钟同步8位寄存器组的逻辑和模块接口图

2、verilog程序

module register8(ena,clk,data,rst,out);

input ena,clk,rst;

input[7:0] data;

output[7:0] out;

reg[7:0] out;

always@(posedge clk)

　　begin

　　　　if(!rst)

　　　　　　out<=0;

　　　　else if(ena)

　　　　　　out<=data;

　　　　else ;

　　end

endmodule

made by qidaiYMM, yout comment is appreciated.

email:1519882610@qq.com

数据再寄存器中的暂时保存

原文：http://www.cnblogs.com/qidaiymm/p/4889154.html