有三种方法在模块中产生逻辑：1.使用连续赋值语句“assign”；2.用实例元件 3.用“always”块。所以在always块中赋值不能使用assign，而是直接给变量赋值就行。
reg与wire的区别与用法：只要是在“always”块中被赋值的变量就要定义成reg型。要引用实例时的变量就要定义成wire型。
FPGA初学心得
原文：http://www.cnblogs.com/kevin-salt/p/5285419.html
。要引用实例时的变量就要定义成wire型
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