可在结束仿真位置添加如下代码：
assert false
report "Simulation is finished!"
severity
Failure;
则在Modelsim run -all下自动终止并打印"Simulation is finished!"。
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VHDL TestBench 测试终止时自动结束仿真——assert方法
原文：http://www.cnblogs.com/skyhiter/p/3704548.html