在verilog中，如果对于一个寄存器可能同时有两个时钟clk对其进行操作，为了防止读写冲突，需要做如下简单处理
clk_f( fast时钟)和clk_s(slow时钟)
clk_s对寄存器time_cnt进行写操作，
clk_f对寄存器time_cnt进行读操作，
所以当clk_f边沿读取time_cnt的值得时候，time_cnt可能正是clk_s对寄存器写的时候，从而造成clk_f读错误
如下处理
reg time_cnt1,time_cnt2;
always @(posedge clk_f)
begin
time_cnt1<=time_cnt;
time_cnt2<=time_cnt;
end
always @(posedge clk_f)
if(time_cnt1==time_cnt2)
time_cnt_f<=time_cnt1;
else
time_cnt_f<=time_cnt_f;
time_cnt_f为最终读取的时间值
原文：http://blog.csdn.net/lg2lh/article/details/25420667