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systemverilog语法

时间:2016-10-10 16:23:49      阅读:205      评论:0      收藏:0      [点我收藏+]

assertion相关的 |->和 |=>的区别:

sequence_expr |-> property_expr : the end of sequence_expr is the start of property_expr.

sequence_expr |=> property_expr : the start of property_expr is 1 clock tick after the end of sequence_expr.

systemverilog语法

原文:http://www.cnblogs.com/lybinger/p/5946153.html

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