此时计算最大/最小输入延时时，是不应该考虑FPGA本身的tSU/tH的，因为数据进来之后不一定马上送到DFF。
例如：
此时约束如下：
SDC(5)–FPGA系统级同步输入的约束
原文：http://www.cnblogs.com/freshair_cnblog/p/6186172.html
