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verilog学习(4)实战1之基础练习

时间:2018-04-21 16:39:25      阅读:247      评论:0      收藏:0      [点我收藏+]

一:   所需文件

  我们把v文件,makefile文件(vcs),tcl文件(dc)等放在工程文件夹里

1 :源文件 用ls *.v查看

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  顶层文件为Intro_Top.v。

2:rtl.lst也放置了各个源文件的名称。有个问题,编译器怎么知道哪个是顶层文件,哪个是底层文件,文件之间的层次关系如何得到?makefile文件里也没说啊?

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3:Testbench.v

  initial语句不可综合

  没有输入输出端口

4:makefile

  makefile里面包含了仿真步骤;makefile.questasim是Questasim的仿真步骤文件。直接make运行的是makefile文件,make -f makefile.questasim运行的是makefile.questasim文件。

 

二:步骤

1:make 仿真

  进行仿真,生成simv文件。如上节最后,make后可打开gui界面看波形,make.questasim直接打开gui界面;也可使用专门的波形软件verdi打开。

2:使用DC进行综合,dc_shell 

verilog学习(4)实战1之基础练习

原文:https://www.cnblogs.com/xh13dream/p/8901787.html

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