Xilinx 常用模块汇总(verilog)

作者：桂。

时间：2018-05-07  19:11:23

链接：http://www.cnblogs.com/xingshansi/p/9004492.html 

前言

该文私用，不定期更新，主要汇总记录Xilinx常用的基本模块，列出清单，方便查阅。

•  adder_3op

路径：印象笔记-1/0019/001

描述：三个数加、减混合运算

• rtldelay

路径：印象笔记-1/0019/002

描述：数据延拍，延迟delayval-1拍

• addsub_premitive

路径：印象笔记-1/0019/003

描述：两个数的加、减运算（实数）

• abs

路径：*/003

描述：求绝对值（实数），与addsub_premitive类似，符号位作为标志位，正数x = 0 + x，负数x = 0 - x，输出即为绝对值。

Xilinx 常用模块汇总(verilog)

原文：https://www.cnblogs.com/xingshansi/p/9004492.html