systemverilog学习（1）基础

一：认识sv

1：关键字

　　verification，assertion，coverage，功能验证，simulation技术，OOP属性

2：主要内容

　　（1）verification plan and environment,验证计划，目标

　　（2）sv constructs；sv的语法

　　（3）sv testbench 的架构

　　（4）Interface

　　（5）OOP

　　（6）randomization；随机化

　　（7）Threads；语句如何执行

　　（8）Interprocess communication ；内部通信

　　（9）function coverage；功能覆盖率

　　（10）Assertions

3：关于sv的testbench的架构

　　（1）产生stimulus

　　（2）将stimulus应用到DUV（design under verification）

　　（3）capture the response

　　（4）check 响应的正确性

　　（5）对验证的整体目标进行检查

4：soc设计架构

systemverilog学习（1）基础

原文：https://www.cnblogs.com/xh13dream/p/9015818.html