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verilog仿真文件编写

时间:2018-05-13 17:52:28      阅读:412      评论:0      收藏:0      [点我收藏+]

verilog仿真文件大概框架:

·timescale 1ns/1ps           //但需要时间
module   xxx_tb();        //仿真文件不需要输入和输出,
intput clk;
reg   [width:0]  xx;             //根据需求定义激励及位宽度

initial
    begin

    #xx   ......        //用延时命令
    $stop;             //系统命令,停止仿真
    end
............................        //实例化模块;

verilog仿真文件编写

原文:https://www.cnblogs.com/kwinwei/p/9022165.html

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