FPGA 设计中的流量，时滞，时序
流量：每个时钟周期能够传输的数据位。
时滞：数据从输入到输出需要经历的时钟周期；
时序：两个元件之间的最大延迟，他决定系统的最高时钟速度。
1 采用流水线可以提高 流量；
例如计算X^3,迭代结构
流水线：
此时
流量=8/1
时滞=3
时序=乘法器延迟
2 如果要求低时滞则可以去掉寄存器
3 降低时序，提高时钟频率的方法
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FPGA 设计中的流量，时滞，时序
原文：http://blog.csdn.net/zhuzhiqi11/article/details/37902333
