阻止Quartus优化掉信号

使用SignalTap II Logic Analyzer观察信号，有时要观察的信号会被Quartus优化掉，这种情况下可以给信号指定属性。以下例子均使用Verilog。

1. 如果是组合逻辑信号，可以使用keep属性：

(* keep *) wire sig;

2. 如果是寄存器，并且不是零扇出，可以使用preserve属性：

(* preserve *) reg sig;

使用preserve有以下限制：

    1）不会从该寄存器推断出状态机；

    2）对零扇出寄存器无效。

3. 如果是寄存器，并且是零扇出的，可以使用noprune属性：

(* noprune *) reg sig;

noprune支持以下系列：Arria series, CycloneIII, CycloneIV, StratixIII, Stratix IV, and StratixV。

阻止Quartus优化掉信号

原文：https://www.cnblogs.com/kathywh/p/9093972.html