首页 > 其他 > 详细

【Verilog】组合逻辑写法

时间:2018-06-07 10:04:30      阅读:258      评论:0      收藏:0      [点我收藏+]

 

下面是四选一多路选择器。有两类input信号,输入信号 in[3:0] ,选择信号 s[1:0]。

s选定后,in更新,out跟着更新,所以in必须写入敏感列表。

技术分享图片

 

【Verilog】组合逻辑写法

原文:https://www.cnblogs.com/kevinchase/p/9149072.html

(0)
(0)
   
举报
评论 一句话评论(0
关于我们 - 联系我们 - 留言反馈 - 联系我们:wmxa8@hotmail.com
© 2014 bubuko.com 版权所有
打开技术之扣,分享程序人生!