数字逻辑VHDL

• signal是全局的，在整个结构体中都有效，它的赋值是在进程结束。
• variable是局部的，它的赋值是立即生效的。
• process之间是并行的，但是在内部是按照顺序执行的。

• 标准头

  LIBRARY IEEE;
  USE IEEE.STD_LOGIC_1164.ALL;
  USE IEEE.STD_LOGIC_UNSIGNED.ALL;

• 定义ENTITY的注意点

  ENTITY comp IS
  PORT(
  A1: IN STD_LOGIC;
  B1: IN STD_LOGIC;
  A0: IN STD_LOGIC;
  B0: IN STD_LOGIC;
  aleb: OUT STD_LOGIC;
  agtb: OUT STD_LOGIC;
  aeqb: OUT STD_LOGIC -- 没有分号!
  );
  END comp;

VHDL

原文：https://www.cnblogs.com/megachen/p/9948860.html