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Verilog写入变量值到文件语句

时间:2019-07-20 13:48:23      阅读:204      评论:0      收藏:0      [点我收藏+]

integer signed fid_out1,fid_out2;

initial 

begin

  fid_out1 = $fopen("dataout_i.txt","w");

  fid_out2 = $fopen("dataout_q.txt","w");

end

always @(posedge clk)

begin

  if(out_flag)

  begin

    $fdisplay(fid_out1,"%d",data_I);

    $fdisplay(fid_out2,"%d",data_Q);

  end

end

  

Verilog写入变量值到文件语句

原文:https://www.cnblogs.com/achangchang/p/11217293.html

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