1、在SignalTap II Logic Analyzer（stp）观测信号，需要将待观察寄存器、网络节点的综合器属性设为synthesis noprune和synthesis keep，防止综合器将这些信号省略、删除掉（因为这些信号可能是Fanout Free的，不驱动顶层文件输入输出）。
2、在编译过程仔细看警告（Warning）和特别警告（Critical Warning）信息，有的设计上的失误可能导致信号无法观测。比如Verilog赋值语句中等号左边的信号位宽是21位，而等号右边信号位宽是22位。这样综合器会产生警告消息：信号截位（Truncation）。这样在stp中可能没有有效的信号。（信号值保持全0）
FPGA调试技巧（Quartus 15.1 Standard平台）
原文：https://www.cnblogs.com/YangGuangPu/p/11456186.html