首先，这是一本12年前的书（2007年出版）。它有一个非常好的优点是会显示模块的逻辑结构图，这无疑对于设计者来说更具有直观性，毕竟用图来理解电路比用代码来理解更加直观、更符合实际。
希望可以通过2~3个月的通读，能理解和掌握verilog语言的思想。
【知识点】所谓模块实例化，就是对模块的调用，对一个（specific）电路的复制。——在这里可以理解一点硬件描述语言与软件程序的不同之处。
【知识点】行为级建模 & 结构级建模，它们都是一种描述方式。
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原文：https://www.cnblogs.com/yyaodesy/p/11600745.html