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verilog 常见单元结构性描述

时间:2019-11-22 17:20:53      阅读:119      评论:0      收藏:0      [点我收藏+]

半加器:

//行为级建模
module half_adder2(a, b, sum, c_out);
    input a, b;
    output sum, c_out;
    assign {c_out, sum} = a + b;
endmodule

 

// 结构级建模
module half_adder(a, b, sum, c_out);
    input a, b;
    output sum, c_out;
    xor (sum, a, b);
    and (c_out, a, b);
endmodule

verilog 常见单元结构性描述

原文:https://www.cnblogs.com/lizhiqing/p/11912063.html

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