第一次编译Failed,Flow Message显示Error (12007): Top-level design entity "testProject" is undefined 原因 : verilog文件（.v）里的模块名和顶层实体名(Top-level design entity，一般就是.v文件的文件名)不一致。
Error (12007): Top-level design entity "testProject" is undefined
使用RTL viewer可以查看代码对应的电路图
初次使用Quartus
原文：https://www.cnblogs.com/friedCoder/p/12254686.html
