1、背景
（1）验证一个设计的步骤：
生成输入激励，捕捉输出响应，决定对错和进度
（2）连接设计和测试平台
信号连接：SystemVerilog已经扩展了传统的reg类型，可以像wire那样用来连接模块，它的新名字为logic，logic不能多驱动。
使用信号连接极易出错。
接口：接口可以看作是一捆智能的连线，在接口中使用modport结构能够将信号分组并指定方向。
使得连接变得简洁不易出错，要增加一个信号时，在接口中只需要声明一次，不需要再更高层的模块层中声明。
原文：https://www.cnblogs.com/wt-seu/p/12260061.html