RTL设计考虑的因素：速度和面积。
速度是芯片在稳定运行时所能达到的最高频率，这个频率由设计的时序决定，时序余量大则频率高，面积则容易理解，一般可以理解为ASIC中器件面积、门数或者FPGA中消耗的硬件资源数量。
速度快（时序余量大）的好处：设计的鲁棒性更强；整个系统的质量更有保证
消耗的面积小的好处：主要体现在成本方面。
面积速度互换的方法：
1、 串并转换。一般实现相同的功能，串行数据处理模块面积小，速度慢；并行数据处理模块面积大，速度快。例子如下图。
2、 乒乓操作
核心是缓冲数据的模块分为几个部分。假如分为两部分，另加一个2选1数据流选择单元。原理是外部数据送入数据缓冲模块1时，数据缓冲模块2中的数据可以送到数据处理模块进行处理。站在这个模块的两端看数据，可以看出输入数据流和输出数据流都是连续不断的，没有任何停顿，因此非常适合对数据流进行流水线式处理。原理图如下图。
乒乓操作的第二个优点是可以节约缓冲区空间，如WCDMA基带应用。
巧妙运用乒乓操作可以实现低速模块处理高速数据流的效果。如下图。
3、 流水线（Pipeline）
流水线的参数设计中，系统时钟取决于最慢的流水线级的延时。
特点：1、通过插入寄存器，将长的串行逻辑链分成较小的部分。
2、当系统运算是串行的时候，利用时钟控制，使运算依照顺序进行。
3、在任何给定时刻，大部分电路都在工作
好处：1、每一部分的延时较小，可以使用更快的时钟
2、大部分电路同时进行运算，可以提高数据通过量。
流水线分割点及级数的确定要考虑的因素：
1、 单元延迟时间及时钟频率的大小决定了数据通过速率
2、 过多的级数不一定能产生最快的结果；
3、 太多寄存器的插入会导致芯片面积增加，布线困难，时钟偏差增加。
原文：https://www.cnblogs.com/ICdigitallearner/p/12266973.html