verilog中边沿检测

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    (
        input                clk_50MHZ            ,//系统时钟50M
        input             rst_n                ,//系统复位
        input                key_in                ,//按键
        output  key_posedge,
　　　　 output  key_negedge
   ); 
   
   
    reg       key_temp0     ;//用于按键上一次状态存储
    reg       key_temp1     ;//用于按键当前状态存储
    
  //===============================================================================
  //
  //边沿检测，采用寄存器方式。
  //
  //===============================================================================
  always@(posedge clk_50MHZ or negedge rst_n)
        begin
            if(!rst_n)
                begin
                    key_temp0<=1‘b0;
                    key_temp1<=1‘b0;
                end
            else
                begin
                    key_temp1<=key_in;
                    key_temp0<=key_temp1;
                end
        end
        
        assign key_posedge=(!key_temp0)&key_temp1;
        assign key_negedge=(!key_temp1)&key_temp0;
endmodule