首页 > 其他 > 详细

System verilog learning

时间:2020-08-10 10:51:27      阅读:101      评论:0      收藏:0      [点我收藏+]
Question
  • SV与Verilog的异同?
SV是verilog的升级版,verilog是SV的子集,verilog不再更新。
版本1800-2012\1800-2017


学习内容
  • 什么是包,包是怎么定义的,有什么作用?
在多个模块中使用用户定义类型,避免重复定义。
可定义的类型包括:parameter/localparam/const/typedef/task/function/import/操作符重载(?define吗)
使用package // endpackage 进行包定义。使用import进行包的导入模块操作,星号表示导入包内所有元素。 ::表示作用域解析操作符。
技术分享图片
注意:包中parameter/localparameter都是相同的,无法被重定义。
  • $unit是什么?

  • 常量定义有哪几种?及应用场景?

  • 变量定义有哪几种,及应用场景?

  • 用户定义类型及枚举定义及场景?

数组有哪几种类型?应用场景是否可综合?

结构体的定义及应用场景?

联合体是啥?

过程快类型及应用场景?

任务和函数?哪样的任务和函数是可综合的?

层次化设计中网表实例简化?

什么是接口?怎么定义及怎样使用?输入输出方向不一致的接口怎么指定?

行为级及交易级建模?

















System verilog learning

原文:https://www.cnblogs.com/kingstacker/p/13468309.html

(0)
(0)
   
举报
评论 一句话评论(0
关于我们 - 联系我们 - 留言反馈 - 联系我们:wmxa8@hotmail.com
© 2014 bubuko.com 版权所有
打开技术之扣,分享程序人生!