AMBA初探

时间：2021-07-15 00:53:01 阅读：20 评论：0 收藏：0 [点我收藏+]

AMBA

Advanced Microcontroller Bus Architecture，片上总线标准

Name	Source	Description
HCLK	Clock source	Bus clock
HRESETn	Reset Controller	Reset
HADDR[31:0]	Master	Address bus
HTRANS[1:0]	Master	Transfer type（IDLE、BUSY、SEQ、NONSEQ）
HWRITE	Master	Transfer direction
HPROT[3:0]	Master	Protection control（很少用）
HWDATA[31:0]	Master	Write data bus
HSELx	Decoder	Slave select
HRDATA[31:0]	Slave	Read data bus
HREADY	Slave	Transfer done
HRESP[1:0]	Slave	Transfer sesponse（Status）

HRESETn
- 低电平有效
HADDR[31:0]
- 32位系统地址总线
HWDATA[31:0]
- 写数据总线，从Master写到Slave
- 位宽为 32，即 4 Byte，因此地址每次增加 4
HRDATA[31:0]
- 读数据总线，从Slave读到Master
- 位宽为 32，即 4 Byte，因此地址每次增加 4
HTRANS：指出当前传输的status
- 00 IDLE
  - Master占用主线，但没进行传输
  - 两次burst传输中间，Master发出IDLE
- 01 BUSY
  - Master占用主线，但还没准备好下一次传输
  - 一次burst传输中间，Master发出BUSY
- 10 NONSEQ
  - 表明首次数据的传输
  - 地址和控制信号与上一次传输无关
- SEQ
  - 表明burst接下来的传输
  - 地址和上一次传输相关
HSIZE：指出当前传输的大小
HBURST：指出传输的 burst 类型
- 0、4、8、16......
- INCR突发即不停止就一直突发
- burst传输不可跨越1K边界，因为从设备的最小地址间隙是1KB（400），INCR的burst都不用改，只需要HTRANS的SEQ改成NSEQ就行
HRESP
- Slave的总线传输状态
- OKAY、ERROR、RETRY、SPLIT
HREADY
- 高：Slave指出能够进行传输
- 低：Slave需延长时间接收
- 不能超过16个时钟周期
两个阶段
- 由HREADY信号决定需要几个Cycle
- 分为地址周期和数据周期
流水线pipeline
- 先地址，然后数据
HWRITE：读写控制
- 高：写
- 低：读
HSIZE[2:0]
- 000-111，对应8-1024
- 最大值的选择取决于总线配置
- 通常使用32bit/s
HPROT
- 很少用，不看

AHB Slave短时间无法响应则HREADY拉低

AHB Slave长时间无法响应则发出Retry信号

Name	Source	Description	说明
HBUSREQx	Master	Bus request	每个Master都会发出
HLOCKx	Master	Locked transfers	锁定此次传输
HGRANTx	Arbiter	Bus grant	指出Master x可访问总线
HMASTER[3:0]	Arbiter	Master number	Master的ID
HMASTLOCK	Arbiter	Locked sequence	Master正在进行锁定
HSPLITx[15:0]	Slave(SPLIT-capable)	Split completion request	选择哪个master允许重试

对于固定长度的burst传输，不必持续请求总线

对于未定义长度的burst传输，主设备应该持续送出HBUSREQ信号，直到开始最后一次传输

如果没有主设备请求总线,则给缺省主设备grant信号，且HTRANS=IDLE

建议主设备在锁定总线传输结束之后插入IDLE传输，以重新仲裁优先级。

AHB是机动车道，APB可以看成是非机动车道

慢速设备也可以走AHB机动车道

为了不影响AHB的效率

原文：https://www.cnblogs.com/xianyufpga/p/15013543.html

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