来自
使用verilog描述一个电路，无输入，有两个输出，一个输出高电平，另一个端口输出低电平。
module top_module( output zero, output one );// Module body starts after semicolon assign zero = 1‘b0; assign one = 1‘b1; endmodule
RTL原理图：
HDLbits—— Getting Started
原文：https://www.cnblogs.com/waqdgstd/p/15223545.html
