对于FPGA开发，不同人偏好不同。有些人喜欢原理图设计，直观方便；有些人喜欢verilog或者VHDL代码输入，享受敲代码的乐趣；还有人喜欢嵌入NIOS，高端大气。总的来说，不同的开发方式都有其特点，在特定场合会简化设计。因此，如何把这些方式结合起来，会提高开发效率。
对于顶层文件，一般推荐原理图设计，比较直观。底层文件可以用verilog编写，自由度大，随意发挥。NIOS可以方便你控制一些外设。
今天要记录的是如何顶层文件采用原理图设计，底层模块用verilog开发。
1.编辑输入各个模块的verilog文件并保存，然后Processing->Analyze Current File
2.编译没错误后，在左侧工程栏-文件中选择该Verilog文件，鼠标右键->Creat Symbole Files for Current File
3.新建原理图文件，在原理图文件绘图界面上双击鼠标左键或者选择左侧工具栏的与门符号，就会在project文件夹下出现该verilog文件对应的原理图模块
4.调用所有生成的原理图模块，连线得到同一模块的连接，构成同一层次上的原理图，然后综合，编译仿真
原文：http://www.cnblogs.com/buer1209/p/3684623.html